Логическое проектирование и верификация систем на SystemVerilog фото книги маленькое 2
-13%
Логическое проектирование и верификация систем на SystemVerilog фото книги

Логическое проектирование и верификация систем на SystemVerilog

83.50 BYN
72.65 BYN
Дата доставки.
Доставка в Минск: 09 Апреля (Вт) - 10 Апреля (Ср)
Доставка в регионы: 15 Апреля (Пн) - 17 Апреля (Ср)

Книга посвящена SystemVerilog – языку описания аппаратуры, используемому для моделирования электронных систем. Разработчики SystemVerilog сделали его синтаксис похожим на синтаксис языка С, что упрощает его освоение. В современных подходах к проектированию аппаратуры проверка модели (верификация) не менее важна, чем ее разработка. SystemVerilog предлагает конструкции, позволяющие лучше отразить инженерный замысел в моделях, программные абстракции, упрощающие разработку тестовых окружений, утверждения, обеспечивающие проверку поведения сложных систем, а также средства измерения функционального покрытия в процессе верификации.

Описание языка дается вместе с материалом по логическому проектированию, так что книга может использоваться в качестве учебного пособия для курсов цифровой схемотехники и архитектуры компьютеров.

Издание будет полезно студентам, проходящим вводный курс цифровой схемотехники, а также разработчикам, которые знакомы с Verilog или VHDL, но желают освежить свои навыки или нуждаются в кратком справочнике по SystemVerilog.

Предполагается, что у читателя есть базовая подготовка в области схемотехники и программирования.

Артикул
3708436
Издательство
Тип обложки
мягкая обложка
Автор
Штрих код
9785970606193
Год
Страниц
384
Язык
Русский
Вес
606 гр.
Изготовитель
ООО "Издательство ДМК Пресс". 105094, РФ, г. Москва, Семеновская наб., д. 3/1-4-113
Отзыв к товару «Логическое проектирование и верификация систем на SystemVerilog»
Отзывы
Меню
Каталог товаров